一种高速浮点加法器的设计实现

唐世庆; 尹勇生; 刘聪

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浮点加法器是协处理器的核心运算部件,是实现浮点指令各种运算的基础,其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法,并且提出动态与静态结合设计进位链的方案以及前导0预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗,提高了速度,改善了性能。目前已经嵌入协处理器的设计中,并且流片测试成功。

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来源
《微电子学与计算机》 |2003年第8期|163-166|共4页
作者
唐世庆; 尹勇生; 刘聪;
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作者单位

合肥工业大学微电子设计研究所;

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原文格式 PDF
正文语种 chi
中图分类 TP342.21;
关键词
高速浮点加法器; 设计; 协处理器; 运算部件; 进位链;

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