基于LVDS的高速数据交换引擎IP核设计

闫博; 曹辉; 杨靓; 周泉

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基于LVDS的高速数据交换引擎IP核设计

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设计了一种基于LVDS的高速数据交换引擎IP核,并详细阐述了在FPGA上的实现原理和关键设计.该IP核能广泛适用于低速、高速FPGA中,测试结果表明,IP核的逻辑功能正确,可适应从spartan3A器件上时钟频率150MHz,300Mb/s数据传输速率(1位模式,4位模式下达到1.2Gb/s),到Virtex6器件上时钟频率500MHz,1Gb/s数据传输速率(1位模式,4位模式下达到4Gb/s).

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来源
《微电子学与计算机》 |2014年第8期|67-71|共5页
作者
闫博; 曹辉; 杨靓; 周泉;
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作者单位

西安微电子技术研究所;

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原文格式 PDF
正文语种 chi
中图分类 TN791;
关键词
现场可编程门阵列; 串行解串; 同步处理; 低压差分信号; 双倍数据速率;

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