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一种高速Viterbi译码器的优化设计及Verilog实现

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文章设计了一种高速Viterbi译码器该设计基于卷积码编码及其,Viterbi译码原理,完成了Viterbi译码的核心单元算法的优化,并采用Verilog语言编程实现了卷积码编码器和译码器。仿真和综合的结果表明本文设计的译码器速率达50Mbit/s,同时译码器的电路规模也通过算法得到了优化。

著录项

来源
《微电子学与计算机》 |2005年第2期|178-182|共5页
作者
黄君凯; 王鑫;
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作者单位

暨南大学电子工程系固体电子技术与专用集成电路实验室;

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原文格式 PDF
正文语种 chi
中图分类总体设计、系统设计;
关键词
维特比(vitebi)码器; 分支度量; 加比选单元; 幸存路径存储器; 寄存器交换法;

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