AES密码算法的结构优化与实现

景为平; 徐晨; 陈海进

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AES密码算法的结构优化与实现

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对AES密码算法的结构进行了优化,并应用0.6μmCMOS工艺实现了AES加密/解密芯片。使用Ver-ilogHDL进行算法建模,采用自动综合技术完成版图设计。芯片支持加密/解密模式及所有3种密钥长度。已完成流片,测试的最高时钟频率为20MHz,128位、192位和256位密钥时的数据吞吐率分别可达49.2Mbps、41.3Mbps和35.6Mbps。

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来源
《微电子学与计算机》 |2007年第2期|36-38|共3页
作者
景为平; 徐晨; 陈海进;
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作者单位

南通大学江苏省专用集成电路设计重点实验室;

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原文格式 PDF
正文语种 chi
中图分类加密与解密;专用集成电路;
关键词
AES算法; ASIC设计; CMOS工艺;

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