一种适用于DDR存储器控制电路的命令间时序控制验证方案

谢宇霆; 李海华

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一种适用于DDR存储器控制电路的命令间时序控制验证方案

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相变存储器(PCM)作为一种新型存储媒介,具备了高传输速率与非易失性的特点,可以同时满足内存与外存的应用需求,在实际应用中需要根据其特性设计相应的存储器控制电路.本文针对于使用了DDR传输协议的相变存储器读写电路,为满足其验证过程中的时序控制需求,提出了一种适用于PCM控制器的基于通用验证方法(UVM)的验证方案.该方案将命令间时序控制功能从UVM中的序列发生器模块转移到了驱动模块中,通过建立命令队列与时间表来优化这一控制过程,简化了时序判断结构.为了解决PCM读写速度差距导致验证模型数据阻塞的问题,采用了system Verilog中的旗语机制对命令与数据进行了并行化处理,以较简单的代码结构避免了高数据延迟导致后续命令数据发送被阻塞.结果表明,随着UVM中驱动模块的测试用例数从2000个提高到100,000个时,仿真效率提升幅度从20%提高到了127%,大幅提高了仿真效率;并且实现了读延迟期间穿插写命令的数据、命令并行控制效果.本文提出的方案优化了原有控制电路的验证结构,也可以作为各类DDR存储器验证环境的参考.

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来源
《微电子学与计算机》 |2022年第6期|124-130|共7页
作者
谢宇霆; 李海华;
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作者单位

上海交通大学电子信息与电气工程学院;

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原文格式 PDF
正文语种 chi
中图分类半导体集成电路（固体电路）;
关键词
DDR; 验证方法学; 时序控制;

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