基于RISC-V和密码协处理器的SOC设计

明洋; 曲英杰

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基于RISC-V和密码协处理器的SOC设计

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为了保障工业互联网设备在计算资源有限的硬件上敏感数据的机密性,同时更好地满足其低延迟的需求,通过扩展指令,在开源蜂鸟E203 MCU(Micro Control Unit,微控制单元)的基础上扩展了适用于AES(Advance Encryption Standard,高级加密标准)、RSA复合加密场景的协处理器,组成拥有安全场景扩展的RISC-V SOC(System on Chip,片上系统)。与无扩展指令相比,协处理器加持下的AES 128 bit和RSA 1024 bit运算速度至少提升了230倍,在华虹40 nm工艺下,AES核综合后面积为30805μm^(2),物理设计后的硬核面积为44944μm^(2),吞吐率可达3.9 Gbps,RSA核综合后面积为94552μm^(2),物理设计后面积为129600μm^(2),吞吐率可达49.87 kbps。

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来源
《电子设计工程》 |2022年第24期|70-74|共5页
作者
明洋; 曲英杰;
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作者单位

青岛科技大学信息科学技术学院;

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原文格式 PDF
正文语种 chi
中图分类专用集成电路;
关键词
硬件加速; RISC-V; 高级加密标准; RSA; 片上系统;

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