C波段宽带捷变频率综合器设计

张子轩; 彭浩

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本文介绍了一种C波段宽带捷变频率综合器的设计方法，采用直接数字频率合成器（DDS）实现频率捷变，采用倍频链路扩展输出带宽，通过与锁相环（PLL）合成产生的本振信号混频将输出频率搬移到C波段。论述了DDS时钟电路、倍频链路以及混频部分的设计方法，并给出了达到的主要技术指标和测试结果。本文网络版地址：http：//www.eepw.com.cn/article/263364.htm

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来源
《电子产品世界》 |2014年第10期|29-31|共3页
作者
张子轩; 彭浩;
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作者单位

电子科技大学电子工程学院四川成都611731;

电子科技大学电子工程学院四川成都611731;

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正文语种 chi
中图分类
关键词
频率合成; 频率捷变; DDS; PLL; 杂散;

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