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夏宇闻;
北京航空航天大学;
Verilog; forever语句; repeat语句; While语句; for语句; 循环语句;
机译:Verilog导线互连的静态一致性检查使用相关类型检查Verilog描述的完整性
机译:GCC2Verilog编译器工具集,用于将C编程语言完全转换为Verilog HDL
机译:依赖循环语句顺序对并行循环性能的影响(仅抽象和引用)
机译:电磁石墨烯存储电路表征和Verilog-A建模
机译:基于FPGA的FFT协处理器的设计与实现使用Verilog硬件描述语言
机译:使用Verilog建模锁相环;会议文件
机译:Spice到Verilog网表转换器以及使用Spice进行Verilog和Verilog进行Spice翻译的设计方法
机译:将条件表达式从非Verilog硬件描述语言转换为Verilog硬件描述语言并同时保留适用于逻辑综合的结构的方法
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