Xilinx MIG IP核的研究及大容量数据缓冲区的实现

王红兵; 强景; 周珍龙

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Xilinx MIG IP核的研究及大容量数据缓冲区的实现

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为了使DDR3 SDRAM更方便、多样地用于工程开发中,本文对XILINX公司DDR3 SDRAM提供的MIG核进行了分析研究,并在此基础上实现了大容量数据缓冲区的逻辑设计。通过对系统中各模块的作用及相互间关系的研究,发现该控制器256位接口对工程开发十分不便,通过创建FIFO控制系统和读写接口FIFO的方式,将接口转换为64位。该方案对控制核重新构建并上板测试,均符合高速数据传输缓存的要求,使DDR3成为一个大容量且可控的高速FIFO。

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来源
《电子产品世界》 |2016年第8期|43-46|共4页
作者
王红兵; 强景; 周珍龙;
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作者单位

西安电子科技大学电子信息攻防对抗与仿真重点实验室;

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原文格式 PDF
正文语种 chi
中图分类微电子学、集成电路（IC）;
关键词
MIG核; FIFO; DDR3; SDRAM;

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