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用于高速流水线ADC的低抖动多相时钟产生电路

         
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设计了一种用于高速流水线ADC的多相时钟产生电路.通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动.该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18 μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm2.测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比(SNR)为69.92 dB,无杂散动态范围(SFDR)为81.17 dB,积分非线性误差(INL)为-0.4～+0.65 LSB,微分非线性误差(DNL)为-0.2～+0.15 LSB,功耗为320 mW.

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