高速SRAM编译器时序算法

黄奔; 彭力; 吴海宏

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高速SRAM编译器时序算法

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介绍了一种通用嵌入式存储器(SRAM)编译器时序建模的方法.通过对存储器关键路径延时分析,时序模型采用分段拓展的建模方式,用Rows、Columns来对SRAM进行分段,分别讨论各段对时序的影响.采用双线性插值法对模型进一步优化,较大程度上提高了模型的精度.最后与ARM公司0.13 μm工艺的存储编译器进行了验证和对比.结果表明,该模型能够较为精确地描述存储编译器时序.

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来源
《电子与封装》 |2016年第7期|22-2538|共5页
作者
黄奔; 彭力; 吴海宏;
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作者单位

江南大学,江苏无锡214122;

中国电子科技集团公司第58研究所,江苏无锡214035;

中国电子科技集团公司第58研究所,江苏无锡214035;

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原文格式 PDF
正文语种 chi
中图分类设计;
关键词
存储编译器; SRAM IP; 时序建模; 双线性插值;

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