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张玲; 王澧;
中国电子科技集团公司第58研究所,江苏无锡214035;
SoC; 时钟树综合; 层次化; 信号完整性;
机译:优化设计时序:芯片上的变化,时钟门控和现代数字设计的时钟网络的复杂性使过时的时钟树综合(CTS)方法失效
机译:时钟树综合可缩小芯片设计
机译:用于缩小芯片设计的时钟树综合
机译:数百万门芯片的分层物理设计方法
机译:用于百万门FPGA的非抢占式优化的增量设计技术。
机译:尺寸合适:设计芯片上人时的缩放效果
机译:多百万门FpGas的增量设计方法
机译:非良性环境中自供电无线传感器网络的异构系统级芯片设计
机译:时钟树设计装置和时钟树设计方法
机译:时钟树设计方法和时钟树设计装置
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