基于RTL级实现的可综合的16×16位带符号/无符号高速乘法器

石碧; 程伟综; 何晓雄

首页> 中文期刊> 《电子与封装》 >基于RTL级实现的可综合的16×16位带符号/无符号高速乘法器

基于RTL级实现的可综合的16×16位带符号/无符号高速乘法器

开具论文收录证明 >>

期刊封面封底目录下载 >>

文献代查 >>

页面导航

摘要
著录项
相似文献
相关主题

摘要

本文提出了一种综合使用改进后的Booth编码算法、Wallace树形结构、先行进位加法器,利用HDL进行RTL级的乘法器的设计,因而可以方便地应用于不同的工艺库.逻辑设计与工艺设计是互不相关的.设计的代码经过仿真和综合后表明,采用TSMC 0.18μm的工艺库在温度为25℃、电源电压为1.8V的情况下,最小延迟为3.5ns,在时钟频率为200MHz时,芯片面积为26 277.0957μm2,平均功耗为7.123mW.

著录项

来源
《电子与封装》 |2005年第5期|30-35|共6页
作者
石碧; 程伟综; 何晓雄;
展开▼
作者单位

合肥工业大学理学院,安徽,合肥,230009;

苏州世宏科技有限公司,江苏,苏州,215021;

合肥工业大学理学院,安徽,合肥,230009;

展开▼
原文格式 PDF
正文语种 chi
中图分类 TP332.2+2;
关键词
Booth编码; Wallace树形结构; 先形进位;

相似文献

中文文献
外文文献
专利

1. 16×16位带符号/无符号基于RTL级实现的可综合的高速乘法器 [J] . 石碧 ,程伟综 ,何晓雄 . 电子工程师 . 2003,第6期
2. 16X16无符号／有符号可综合高速乘法器的设计 [J] . 陈志军 ,唐伟 . 集成电路应用 . 2002,第012期
3. 16X16无符号/有符号可综合高速乘法器的设计 [J] . 陈志军 ,唐伟 . 集成电路应用 . 2002,第009期
4. 16×16位高速低功耗并行乘法器的实现 [J] . 徐锋 ,邵丙铣 . 微电子学 . 2003,第1期
5. 一种16×16位高速低功耗流水线乘法器的设计 [J] . 吴明森 ,李华旺 ,刘海涛 . 微电子学与计算机 . 2003,第8期
6. 一种53x53-bit无符号乘法器的矩形实现 [C] . 陈叶 ,丁鹤然 ,柯希明 . 第二届江苏计算机大会 . 2006
7. 16位可重构乘法器设计 [A] . 高丽华 . 2009

基于RTL级实现的可综合的16×16位带符号/无符号高速乘法器

摘要

著录项

相似文献

相关主题

期刊订阅