高性能累积乘法单元的设计

段荣行

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高性能累积乘法单元的设计

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叙述了32×32位符号数/无符号数累积乘法单元的设计.该累积乘法单元可实现32×32位、32×16位和16×16位符号数/无符号数相乘,分别需要2个、1个、1个时钟周期.由于乘法器的设计中采用了修正的布斯(booth)算法、符号数/无符号数处理机制、符号扩展处理电路以及特殊的部分积累加模块,所以乘法器的速度得到很大的提高,仅仅相当于6个或非门的延迟.

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来源
《信息技术》 |2003年第8期|12-14,18|共4页
作者
段荣行;
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作者单位

同济大学信号与控制系,上海,200433;

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原文格式 PDF
正文语种 chi
中图分类 TP391.75;
关键词
累积乘法单元; 布斯算法; 部分积; 符号扩展;

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