高速码率兼容DVB-S2的LDPC译码器的FPGA实现

谢天娇; 李波; 杨懋; 闫中江

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高速码率兼容DVB-S2的LDPC译码器的FPGA实现

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提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成.提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容.基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s.

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来源
《西北工业大学学报》 |2019年第2期|299-307|共9页
作者
谢天娇; 李波; 杨懋; 闫中江;
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作者单位

西北工业大学电子信息学院;

陕西西安 710072;

中国空间技术研究院西安分院;

陕西西安 710100;

西北工业大学电子信息学院;

陕西西安 710072;

西北工业大学电子信息学院;

陕西西安 710072;

西北工业大学电子信息学院;

陕西西安 710072;

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原文格式 PDF
正文语种 chi
中图分类无线通信;
关键词
高速LDPC译码器; 码率兼容; DVB-S2标准; FPGA;

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