高速串行数据传输链路中固定延时设计

邓彬伟; 刘天宽

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高速串行数据传输链路中固定延时设计

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在高能物理实验中,由于需要预测数据传输时间,触发器和高速数据传输系统需要具有固定延时的串行链路.然而,当前嵌入在最新一代可编程逻辑门阵列(FPGA)中的高速收发器通常是不带固定延时能力的.给出了基于LOCic编解码器的固定延时传输设计.讨论了LOCic解码器中帧头位置鉴别寄存器与数据串行传输相位延时间的关系.实验和测试结果表明给出的固定延时设计简单,可靠可行.

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来源
《测控技术》 |2016年第2期|44-47|共4页
作者
邓彬伟; 刘天宽;
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作者单位

湖北理工学院电气与电子信息工程学院,湖北黄石435003;

南卫理公会大学物理系,美国得克萨斯州达拉斯75275;

南卫理公会大学物理系,美国得克萨斯州达拉斯75275;

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原文格式 PDF
正文语种 chi
中图分类试验、测试技术与方法;
关键词
高速串行链路; LOCic; 固定延时; FPGA;

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