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基于FPGA的16位乘法器设计与实现

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摘要

介绍了基于Verilog HDL设计的16位乘法器模块,使用Verilog HDL语言将16位乘法器的核心功能描述成一个有限状态机,并且在Modelsim上实现了其功能仿真。

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来源
《机电信息》 |2010年第36期|P.125-126|共2页
作者
何坚; 陈志华;
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作者单位

暨南大学信息技术研究所,广东广州510075;

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原文格式 PDF
正文语种 CHI
中图分类 TP332.22;
关键词
16位乘法器,Verilog; HDL; Modelsim; 仿真;

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