基于FPGA的流水线单精度浮点数乘法器设计

彭章国; 张征宇; 王学渊; 赖瀚轩; 茆骥

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基于FPGA的流水线单精度浮点数乘法器设计

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针对现有的采用Booth算法与华莱士(Wallace)树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题,设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构,解决了布局布线复杂的问题;使用超前进位加法器(Carry Look-ahead Adder,CLA)将部分积并行相加,以减少路径延迟;并通过优化的4级流水线结构处理,在Xilinx~ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明,在相同的硬件条件下,本文所设计的浮点乘法器与基4-Booth算法浮点乘法器消耗时钟数的比值约为两者消耗硬件资源比值的1.56倍。

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来源
《网络安全与数据治理》 |2017年第4期|74-77|共5页
作者
彭章国; 张征宇; 王学渊; 赖瀚轩; 茆骥;
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作者单位

西南科技大学信息工程学院;

中国空气动力研究与发展中心;

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原文格式 PDF
正文语种 chi
中图分类数字电路;
关键词
浮点乘法器; 超前进位加法器; 华莱士树; 流水线结构; Vedic算法; Booth算法;

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