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谢泽会; 王延峰; 王俊杰;
郑州轻工业学院,河南,郑州,450002;
河南理工大学,电气工程与自动化学院,河南,焦作,454000;
直接数字频率合成; 锁相环; C波段频率; ADF4360-7; 相位噪声;
机译:使用DDS基于DDS信号源的Fractional-N PLL中的虚假抑制方法
机译:使用DDS作为参考信号源的小数N分频PLL中的杂散抑制方法
机译:组装各个部分以从工作原理到设计方法了解-PLL频率合成器设计方法的详尽说明:第4部分参考信号源设计和制造第2部分
机译:基于PLL + DDS + PLL的频率合成器的设计与改进
机译:基于锁相环(PLL)的时钟和数据恢复电路(CDR),使用经过校准的延迟触发器(DFF)。
机译:6.25 GHz SpaceFibre PLL的集成块分析与设计
机译:基于TaNDEm DBms的spLICE(stock point物流综合通信环境)初步DDs(数据字典/目录系统)设计
机译:高速,低功耗的DDFS驱动的PLL设计技术DDFS驱动的PLL频率合成器
机译:通过使用DDS来提高PLL分辨率的精度的方法,特别是通过安装高速DDS以直接控制外部的频率值来提高PLL输出分辨率的精度
机译:ODDS设计的下注方法,ODDS设计的下注程序和ODDS设计的下注设备
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