基于FPGA的随机构造QC-LDPC分层译码器设计

张顺根; 仰枫帆

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基于FPGA的随机构造QC-LDPC分层译码器设计

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针对随机构造的QC-LDPC码可能在构造中产生会产生短环的情况,提出了添加约束使其没有短环的构造方法,对硬件实现中的采用分层译码算法进行了简要的介绍.实验仿真表明,与传统译码算法相比,分层译码算法具有效率高、延时短及吞吐量大等优点.选用Alter公司的EP3 SL340H 1152I4器件实现码长为4 096,列重为4,行重为16,码率为3/4的QC-LDPC码的硬件译码算法.译码器在100 MHz的工作频率下,最大迭代次数为5时,吞吐量可以达到157.05 Mbps.

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来源
《无线电通信技术》 |2015年第1期|41-45|共5页
作者
张顺根; 仰枫帆;
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作者单位

南京航空航天大学电子信息工程学院,江苏南京210016;

南京航空航天大学电子信息工程学院,江苏南京210016;

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原文格式 PDF
正文语种 chi
中图分类通信理论;
关键词
QC-LDPC码; 随机构造; 分层译码; FPGA;

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