FPGA内的多时钟管理与设计

郭金鹏; 张惠峥

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数字电路中的时钟管理和设计是一个非常重要和关键的问题,对FPGA内使用的时钟依据频率和来源提出了划分,分别讨论了它们的性质、特点和使用场合;然后探讨了不同时钟域数据传输和切换的问题,举出了使用触发器、鉴相器和FIFO缓冲解决上述问题的3种不同的方法;最后给出了一个FPGA内部使用vHDL语言设计实现多时钟15路复接器的例子.

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来源
《无线电通信技术》 |2006年第6期|35-38|共4页
作者
郭金鹏; 张惠峥;
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作者单位

中国电子科技集团公司第54研究所,河北,石家庄,050081;

中国电子科技集团公司第54研究所,河北,石家庄,050081;

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正文语种 chi
中图分类数字电路;
关键词
FPGA; 时钟; 碰撞; 时钟域; 数据切换;

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