首页> 中文期刊> 《科技经济市场》 >基于CPLD的0.01s计时器设计

基于CPLD的0.01s计时器设计

         

摘要

本设计提出了一种基于CPLD的0.01S计时器的设计方案.应用高速集成电路以硬件描述语言VHDL语言描述,采用Altera公司的可编程逻辑器件(CPLD)EPM7064SL84实现的现代智能计时仪表,为广大用户提供了方便.系统具有可靠性高,便于功能扩展,成本低,易普及等优点.

著录项

相似文献

  • 中文文献
  • 外文文献
  • 专利
获取原文

客服邮箱:kefu@zhangqiaokeyan.com

京公网安备:11010802029741号 ICP备案号:京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有
  • 客服微信

  • 服务号