多码率码型QC-LDPC编码器的FPGA实现

颜炳佳; 吴录辉

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多码率码型QC-LDPC编码器的FPGA实现

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LDPC码作为一种线性分组码,具备优异的纠错性能,被广泛应用在无线通信中的信道编码领域。采用QC-LDPC生成矩阵的编码方法,设计了一个支持多码率准循环低密度校验码的编码器,编码器的硬件结构由生成校验码单元(gccu)、源码暂存单元(ocsu)和控制单元(ctrl)等三个主要部分构成,ocsu通过对存储单元进行切割,采取乒乓操作,在数据对乒路原始数据进行编码的同时,将另一帧数据写入乓路,提高了编码速率;gccu实现编码的运算过程以及对生成矩阵进行预存储,通过分析各种码型生成矩阵的特点,对矩阵进行划分,提取必要生成向量进行缓存,减少资源占用;为了满足多种码型、码率的编码需求,加入配置信号,可以根据不同矩阵列块数量、块大小的不同分别选择相应数量的运算单元以及运算次数。此套编码器共支持四种码率、六种码型的编码模式,并支持后续的快速拓展。在XILINX的XC7K325tffg900 FPGA上,采用verilog语言完成了各种码率的仿真综合,同时搭建MATLAB软件模型进行验证,证明了本方案的可行性与有效性。

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来源
《传感器技术与应用》 |2022年第2期|278-284|共7页
作者
颜炳佳; 吴录辉;
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作者单位

合肥工业大学合肥;

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原文格式 PDF
正文语种 chi
中图分类 TN9;
关键词
QC-LDPC FPGA; 校验矩阵;

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