锁相环频率合成器中整数分频器的设计

尹有刚

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锁相环频率合成器中整数分频器的设计

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本文介绍了整数分频器的电路结构和设计,它应用于GalileoWCDMA双模卫星接收机中的锁相环(PLL)频率综合成器中.电路由双模前置分频器(DMP)和可编程分频器(PFD)构成,分频比在513 ～760范围内可调.电路采用0.18μm RF CMOS工艺制作,供电电压为1.8V.仿真结果表明,电路具有良好的稳定性,工作频率为1.5～ 5.8GHz,完全覆盖了所需的频率范围(2.3 ～ 4.4GHz),在4.5GHz工作频率下电流消耗约为3.45mA.

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来源
《赤子》 |2012年第5期|232-233|共2页
作者
尹有刚;
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作者单位

中国空空导弹研究院,河南洛阳471009;

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正文语种 chi
中图分类
关键词
锁相环; 整数分频器; 前置双模分频器; 可编程分频器;

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