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一种自适应参数配置Viterbi译码器的FPGA实现

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摘要

提出了一种码率、约束长度可变Viterbi译码方案.译码器支持码率为1/2和1/3、约束长度3～7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%.

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来源
《电讯技术》 |2005年第5期|107-109|共3页
作者
柏鹏;
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作者单位

空军工程大学,科研部,陕西,西安,710051;

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正文语种 chi
中图分类解码器;
关键词
军事通信; 卷积码; Viterbi译码; FPGA;

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