机译:基于BDD相对于SAT的有界模型检验知识的线性时态逻辑存在性片段:算法及其性能
Institute of Computer Science, PAS, Jana Kazimierza 5.01-237 Warszawa, Poland,University of Lodz, FMCS, Banacha 22, 90-238 Lodz, Poland;
Institute of Computer Science, PAS, Jana Kazimierza 5.01-237 Warszawa, Poland,University of Natural Sciences and Humanities, Ⅱ, Sienkiewicza 51, 08-110 Siedlce, Poland;
Institute of Computer Science, PAS, Jana Kazimierza 5.01-237 Warszawa, Poland;
Jan Dlugosz University, IMCS, Armii Krajowej 13/15, 42-200 Czestochowa, Poland;
Jan Dlugosz University, IMCS, Armii Krajowej 13/15, 42-200 Czestochowa, Poland;
Bounded model checking; Binary decision diagrams; Propositional satisfiability problem (SAT); Interpreted systems; Interleaved interpreted systems; Epistemic linear temporal logic;
机译:线性时态逻辑的有界模型检验用于容错可逆电路的新综合方法
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