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Area Efficient Sparse Modulo 2~n-3 Adder

机译：面积有效稀疏模2〜n-3加法器

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This paper presents area efficient architecture of modulo 2~n-3 adder. Modulo adder is one of the main components for the implementation of residue number system (RNS) based applications. The proposed modulo 2~n-3 adder is implemented effectively, which utilizes parallel prefix and sparse concepts. The carries of some bits are calculated with the help of sparse approach in log_2n prefix levels. This scheme is implemented with the help of idempotency property of the parallel prefix carry operator and its consistency. Parallel prefix structure contributes to fast carry computation. This will reduce area as well as routing complexity efficiently. The presented adder has double representation of residues in {0, 1, and 2}. The proposed adder offers significant reduction in area as the number of bits increases.
机译：本文提出了模2〜n-3加法器的高效区域结构。模加法器是用于实现基于残数系统（RNS）的应用程序的主要组件之一。所提出的模2〜n-3加法器是有效实现的，它利用了并行前缀和稀疏概念。借助稀疏方法，以log_2n前缀级别计算一些位的进位。该方案借助并行前缀进位算子的幂等性及其一致性来实现。并行前缀结构有助于快速进位计算。这将有效减少面积并降低布线复杂性。所介绍的加法器具有{0、1和2}中残基的双重表示。所提出的加法器随着位数的增加而大大减小了面积。

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