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A Modified PFD Based PLL with Frequency Dividers in 0.18-μm CMOS Technology

机译：带有分频器的改进型基于PFD的PLL，采用0.18μmCMOS技术

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摘要

This paper introduces a modified design of CMOS dynamic Phase Frequency Detector (PFD). The proposed PFD circuit (PPFD) is designed, simulated and the results obtained are analyzed. In order to reduce dead zone, internal signal routing is used in the PPFD circuit. To extend, Phase Locked Loop (PLL) is designed and it is verified with two different Frequency Divider (FD) circuits. There is a decrease in area of the PPFD circuit with 16 transistors and dissipates power of 40.8 pW for 1.2 V power supply. The pre-layout simulation result shows that the PPFD circuit has an elimination of a dead zone. Further, it works with the high speed and reduced power operated in the reference frequency of 50 MHz and the feedback frequency up to 4 GHz.
机译：本文介绍了CMOS动态相位频率检测器（PFD）的改进设计。设计，仿真了所提出的PFD电路（PPFD），并分析了获得的结果。为了减少死区，PPFD电路中使用了内部信号路由。为了扩展，设计了锁相环（PLL），并使用两个不同的分频器（FD）电路对其进行了验证。具有16个晶体管的PPFD电路的面积减小了，并且对于1.2 V电源，耗散了40.8 pW的功率。布局前的仿真结果表明，PPFD电路消除了死区。此外，它还可以在50 MHz的参考频率和高达4 GHz的反馈频率下高速，低功耗地工作。

著录项

  • 来源
    《Circuits and systems》 |2016年第13期|4169-4185|共17页
  • 作者

    N. K. Anushkannan; H. Mangalam;

  • 作者单位

    Department of Electronics and Communication Engineering, Tamil Nadu College of Engineering, Coimbatore, India;

    Department of Electronics and Communication Engineering, Sri Ramakrishna Institute of Technology, Coimbatore, India;

  • 收录信息
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

    PFD; Dead Zone; VCO; Power; PLL;

    机译：PFD;盲区;VCO;功率;锁相环;

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