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A Static Phase Offset Reduction Technique for Multiplying Delay-Locked Loop

机译：乘以延迟锁定环的静态相位偏移减少技术

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Static phase offset (SPO) in conventional multiplying delay-locked loops (MDLLs) dramatically degrades the deterministic jitter performance. To overcome the issue, this paper presents a new SPO reduction technique for MDLLs. The technique is based on the observation that the SPO of MDLL is mainly caused by the non-idealities on charge pump (e.g. sink and source current mismatch), and control line (e.g. gate leakage of loop filter and voltage controlled delay line (VCDL) control circuit). With a high gain stage inserting between phase detector/phase frequency detector (PD/PFD) and charge pump, the equivalent SPO has been decreased by a factor equal to the gain of the gain stage. The effectiveness of the proposed technique is validated by a Simulink model of MDLL. The equivalent SPO is measured by the power level of reference spur.
机译：传统乘法延迟锁定环路（MDLL）中的静态相位偏移（SPO）大大降低了确定性抖动性能。为了克服这个问题，本文提出了一种用于MDLL的新的SPO减少技术。该技术基于以下观察：MDLL的SPO主要是由电荷泵的非理想性（例如灌电流和源极电流不匹配）以及控制线（例如环路滤波器的栅极泄漏和压控延迟线（VCDL））引起的控制电路）。通过在相位检测器/相位频率检测器（PD / PFD）和电荷泵之间插入高增益级，等效SPO减小了等于增益级增益的系数。 MDLL的Simulink模型验证了所提出技术的有效性。等效SPO由参考杂散的功率电平测量。

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