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A 0.5-V, 1.2-GS/s, 6-Bit Flash ADC Using Temporarily-Boosted Comparator

机译：使用临时升压比较器的0.5V，1.2GS / s，6位Flash ADC

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摘要

A low-voltage, high-speed flash ADC is designed. The bottleneck of the operation speed in the low-voltage region is the delay time increase of the comparator. The temporarily boosted comparator is proposed to address this problem. The proposed circuit only boosts the supply voltage in the comparison phase, and therefore, can reduce the delay time while keeping the power overhead to a minimum. Moreover, the body bias control calibration is combined with the temporarily boosted technique. This helps to create a low-power and high-precision comparator. A 0.5-V, 6-bit flash ADC was designed by using 65-nm CMOS technology to demonstrate the effectiveness of the proposed technique. The simulation results showed a high sampling frequency of 1.2 GHz, a low power consumption of 1.4 mW, and an FOM of 28 fJ/conv.-step even at a low supply voltage of 0.5 V.
机译：设计了一种低压高速闪存ADC。低压区域操作速度的瓶颈是比较器的延迟时间增加。建议使用临时提升的比较器来解决此问题。所提出的电路仅在比较阶段升高电源电压，因此，可以减少延迟时间，同时将功率开销保持在最小。此外，车身偏置控制校准与临时增强技术相结合。这有助于创建低功耗，高精度的比较器。通过使用65nm CMOS技术设计了一个0.5V，6位闪存ADC，以证明所提出技术的有效性。仿真结果表明，即使在0.5 V的低电源电压下，其采样频率仍高达1.2 GHz，低功耗为1.4 mW，FOM为28 fJ /转换级。

著录项

  • 来源
    《Circuits and systems》 |2015年第8期|179-187|共9页
  • 作者

    Kenichi Ohhata; Masataro Iwamoto; Naoto Yamaguchi;

  • 作者单位

    Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan;

    Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan;

    Department of Electrical and Electronics Engineering, Kagoshima University, Kagoshima, Japan;

  • 收录信息
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

    ADC; Low Voltage; Flash; Comparator; Calibration;

    机译：ADC;低电压;闪;比较器校准;

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