A single-chip decoder for the POCSAG radiopaging code

Drude S.

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A single-chip decoder for the POCSAG radiopaging code

机译：POCSAG无线电寻呼码的单芯片解码器

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An integrated low power consumption POCSAG (Post Office Code Standardization Advisory Group) decoder and pager controller circuit is described, and some information on the SAC-MOS (self-aligned contact CMOS) process used to manufacture it is given. The decoder implements digital filtering, clock recovery, synchronization, error detection and correction, and user interface functions. Since this IC has nonvolatile user address memory (EEPROM) on chip, only two integrated circuits are required to build a complete miniature alert-only pager. The characteristics of the decoder are summarized, and application examples are shown.

机译：描述了集成的低功耗POCSAG（邮局代码标准化顾问组）解码器和寻呼机控制器电路，并提供了一些有关用于制造它的SAC-MOS（自对准接触CMOS）工艺的信息。解码器实现数字滤波，时钟恢复，同步，错误检测和纠正以及用户界面功能。由于该IC的片上具有非易失性用户地址存储器（EEPROM），因此仅需两个集成电路即可构建完整的微型仅警报寻呼机。总结了解码器的特性，并给出了应用示例。

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来源
《IEEE Transactions on Consumer Electronics》 |1990年第4期|P.897-902|共6页
作者
Drude S.;
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原文格式 PDF
正文语种 eng
中图分类无线电电子学、电信技术;
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