...
  • 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>American journal of applied sciences >PERFORMANCE ANALYSIS OF HIGH EFFICIENCY LOW DENSITY PARITY-CHECK CODE DECODER FOR LOW POWER APPLICATIONS | Science Publications
【24h】

PERFORMANCE ANALYSIS OF HIGH EFFICIENCY LOW DENSITY PARITY-CHECK CODE DECODER FOR LOW POWER APPLICATIONS | Science Publications

机译：低功耗应用的高效低密度奇偶校验码解码器性能分析科学出版物

获取原文
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

> In this study, we propose a low power, high efficient Low Density Parity-Check Code (LDPC) Decoder Architecture for error detection and correction applications. LDPC codes have been adopted in latest wireless standards such as satellite and mobile communications since they possess superior error-detecting and correcting capabilities. As technology scales, memory devices become larger and more powerful and low power consumption based error correction codes are needed. This study discuses the design and analysis of check node unit and variable node unit in LDPC decoder. The architecture is synthesized on Xilinx 9.2i and simulated using Modelsim, which is targeted to 90 nm device. Synthesis report shows that the proposed architecture reduces the hardware utilization and power consumption when compared to the conventional architecture design.
机译： >在这项研究中，我们提出了一种用于错误检测和纠正应用的低功耗，高效的低密度奇偶校验码（LDPC）解码器体系结构。 LDPC代码已在最新的无线标准（例如卫星和移动通信）中采用，因为它们具有出色的错误检测和纠正功能。随着技术的发展，存储设备变得越来越大，功能越来越强大，并且需要基于低功耗的纠错码。本研究探讨了LDPC解码器中校验节点单元和可变节点单元的设计与分析。该架构在Xilinx 9.2i上进行了综合，并使用针对90 nm器件的Modelsim进行了仿真。综合报告显示，与常规体系结构设计相比，所提出的体系结构降低了硬件利用率和功耗。

著录项

相似文献

  • 外文文献
  • 中文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号