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首页> 外文期刊>Journal of Wireless Networking and Communications >VHDL Design and FPGA Implementation of a Fully Parallel Architecture for Iterative Decoder of Majority Logic Codes for High Data Rate Applications
【24h】

VHDL Design and FPGA Implementation of a Fully Parallel Architecture for Iterative Decoder of Majority Logic Codes for High Data Rate Applications

机译：用于高数据速率应用的多数逻辑代码迭代解码器的完全并行架构的VHDL设计和FPGA实现

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In this work, we propose a design and FPGA (Field Programmable Gate Arrays) implementation of three parallel architectures for majority logic decoder of low complexity for high data rate applications. These architectures are hard decision decoder architecture (Hard in - Hard out (HIHO)), the SIHO threshold decoding (Soft in – Hard out) and the SISO threshold decoding (Soft in – Soft out). The chosen code is the Difference Set Cyclic DSC code. The VHDL (Very high speed integrated circuit Hardware Description Language) design and the synthesis of such architectures show that such decoders can achieve high data rate with low complexity. In our case, the iterative decoder associated to the fully parallel SISO threshold decoders allows achieving high data rates, 2 clock cycles for two iterations with a complexity of 7350LEs.
机译：在这项工作中，我们为高数据速率应用的低复杂度的多数逻辑解码器提出了三种并行架构的设计和FPGA（现场可编程门阵列）实现。这些架构是硬决策解码器架构（硬入-硬出（HIHO）），SIHO阈值解码（软入-硬出）和SISO阈值解码（软入-软出）。选择的代码是差异集循环DSC代码。 VHDL（超高速集成电路硬件描述语言）设计和此类架构的综合表明，此类解码器可实现高数据速率且具有低复杂度。在我们的案例中，与完全并行的SISO阈值解码器关联的迭代解码器允许实现高数据速率，两个迭代的2个时钟周期，其复杂度为7350LE。

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