FPGA and ASIC Implementation of Systolic Arrays for the Design of Optimized Median Filter in Digital Image Processing Applications

Kalyan Sagar Kadali; L. Rajaji

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FPGA and ASIC Implementation of Systolic Arrays for the Design of Optimized Median Filter in Digital Image Processing Applications

机译：用于数字图像处理应用中优化中值滤波器设计的脉动阵列的FPGA和ASIC实现

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Background/Objectives: A new systolic algorithm for median filtering is analyzed in this paper, this algorithm is suitable for VLSI implementation to design optimized median filter. Methods/Statistical analysis: The modified sort algorithm avoiding the main problem of the median filter is its high computational cost (for sorting N pixels, the temporal complexity is O (N·log N), even with the most efficient sorting algorithms, the clock cycle time is equal to the propagation delay of a simple comparator circuit. Results/Findings: The hardware requirements of the architecture are significantly lower than those of previously reported systolic array architectures. An implementation of 8-bit word length 3X3 window size filter in an ALTERA EP1C3T100C6 FPGA achieved a clock rate in excess of 197 MHz with 85 cells only. Conclusion/Application: An improved algorithm has been proposed to address to problem of median filter that is high computation time is encountered.

机译：背景/目的：本文分析了一种新的用于中值滤波的脉动滤波算法，该算法适合VLSI实现设计优化的中值滤波。方法/统计分析：避免了中值滤波器的主要问题的改进的排序算法是其高计算成本（对于排序N个像素，时间复杂度为O（N·log N），即使使用最高效的排序算法，时钟也是如此周期时间等于简单比较器电路的传播延迟结果/发现：该架构的硬件要求明显低于以前报道的脉动阵列架构的要求在一个8位字长3X3窗口大小滤波器中的实现ALTERA EP1C3T100C6 FPGA仅用85个单元就实现了超过197 MHz的时钟速率结论/应用：针对中值滤波器的计算时间较长的问题，提出了一种改进的算法。

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《Indian Journal of Science and Technology》 |2014年第s7期|共5页
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Kalyan Sagar Kadali; L. Rajaji;
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中图分类连续性出版物;
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