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FPGA Based Digital Electronic Education, Clock-Calendar Design

机译：基于FPGA的数字电子教学，时钟日历设计

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The clock calendar design is a case study produced in a project called FPGA based Digital Electronic Education Project (FPGA_b_deep.) The aim of the project is to develop case studies named "instructive and attractive examples" for Project Based Learning (PBL) to obtain high performance at Digital Design Education for electronics/computer engineering students or new digital circuit designers. The clock-calendar Design is second one from the instructive and attractive examples series and it is aimed students to enhance their skills of using counter, multiplexer, comparator and decoder while completing this design. The design of the clock calendar is completed considering the level of students and tested, then divided into three main blocks considering the criteria towards education. Graphic design is preferred for better understanding instead the design with HDL.%W artykule opisano proponowane zajęcia projektowe dla studentów elektroniki i inżynierii komputerowej. Zadanie polega na zaprojektowaniu zegarka i kalendarza z wykorzystaniem układu FPGA. Projekt ma na celu zaznajomienie uczestników zajęć z zagadnieniami projektowania układów logicznych. W projekcie wykorzystywany jest tryb schematyczny.
机译：时钟日历设计是在一个名为基于FPGA的数字电子教育项目（FPGA_b_deep）的项目中进行的案例研究。该项目的目的是为基于项目的学习（PBL）开发名为“具有启发性且引人入胜的示例”的案例研究，以获得高水平的学习机会。在电子/计算机工程专业的学生或新的数字电路设计师的Digital Design Education中表现出色。时钟日历设计是具有启发性和吸引力的示例系列中的第二个，旨在使学生在完成此设计的同时提高使用计数器，多路复用器，比较器和解码器的技能。时钟日历的设计在考虑了学生水平的基础上进行了测试，然后根据教育标准分为三个主要部分。最好使用图形设计，而不是使用HDL。％W artykule opisano proponowanezajęciaprojektowe dlastudentówelektroniki i inynierii komputerowej。 FPGA FPGA的Zadanie polega na zaprojektowaniu zegarka和kalendarza z wykorzystaniem。 Projekt ma na celu zaznajomienieuczestnikówzajęćz zagadnieniami projektowaniaukładówlogicznych。 W projekcie wykorzystywany开玩笑的tryb schematyczny。

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