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Cycle-slipping probability of first-order phase-locked loop using transient analysis

机译：基于瞬态分析的一阶锁相环的周跳概率

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The first-order phase-locked loop is. a standard feedback device commonly used to provide both carrier and clock synchronisation in digital transmission systems. At low signal-to- noise ratios increased jitter on the timing estimates results in a raised probability of symbol error and an increased likelihood of synchroniser symbol slips; in the latter case, symbols are either deleted from or inserted into the received data stream. The paper re-examines the full transient modulo-2π and nonmodulo-2π phase error process and demonstrates that the probability of cycle-slipping with time can be expressed in terms of the loop cycle-slipping frequency as determined from a previous stationary analysis of the loop.
机译：一阶锁相环是。通常用于在数字传输系统中同时提供载波和时钟同步的标准反馈设备。在低信噪比的情况下，时序估计上增加的抖动会导致符号错误的概率增加，并且同步器符号滑移的可能性也会增加。在后一种情况下，符号将从接收到的数据流中删除或插入。本文重新检查了整个瞬态模2π和非模2π相位误差过程，并证明了随时间变化的循环滑差的概率可以用环路的循环滑差频率来表示，该频率是由先前的静态分析得出的。环。

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