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首页> 外文期刊>IEEE Journal of Solid-State Circuits >A Wideband 2.4-GHz Delta-Sigma Fractional-N PLL With 1-Mb/s In-Loop Modulation
【24h】

A Wideband 2.4-GHz Delta-Sigma Fractional-N PLL With 1-Mb/s In-Loop Modulation

机译：具有1Mb / s环路调制的宽带2.4GHzΔ-Σ小数N PLL

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A phase noise cancellation technique and a charge pump linearization technique, both of which are insensitive to component errors, are presented and demonstrated as enabling components in a wideband CMOS delta-sigma fractional-N phase-locked loop (PLL). The PLL has a loop bandwidth of 460 kHz and is capable of 1-Mb/s in-loop FSK modulation at center frequencies of 2402 + k MHz for k = 0,1,2,..., 78. For each frequency, measured results indicate that the peak spot phase noise reduction achieved by the phase noise cancellation technique is 16 dB or better, and the minimum suppression of fractional spurious tones achieved by the charge pump linearization technique is 8 dB or better. With both techniques enabled, the PLL achieves a worst-case phase noise of -121 dBc/Hz at 3-MHz offsets, and a worst-case in-band noise floor of -96 dBc/Hz. The PLL circuitry consumes 34.4 mA from 1.8-2.2-V supplies. The IC is realized in a 0.18-μm mixed-signal CMOS process, and has a die size of 2.72 mm×2.47 mm.
机译：相位噪声消除技术和电荷泵线性化技术均对组件误差不敏感，它们均已提出并证明可作为宽带CMOS delta-sigma分数N锁相环（PLL）中的组件。 PLL的环路带宽为460 kHz，并且在k = 0、1、2，...，78的中心频率为2402 + k MHz时，能够进行1-Mb / s的环路FSK调制。对于每个频率，测量结果表明，通过相位噪声消除技术实现的峰值点相位噪声降低为16 dB或更高，而通过电荷泵线性化技术实现的分数杂散音的最小抑制为8 dB或更高。启用这两种技术后，PLL在3MHz偏移时可获得-121 dBc / Hz的最坏情况的相位噪声，以及-96 dBc / Hz的最坏情况的带内本底噪声。 PLL电路从1.8-2.2V电源消耗34.4 mA的电流。该IC采用0.18μm混合信号CMOS工艺实现，管芯尺寸为2.72 mm×2.47 mm。

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