A Cyclic Vernier TDC for ADPLLs Synthesized From a Standard Cell Library

Park Y.; Wentzloff D. D.

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A Cyclic Vernier TDC for ADPLLs Synthesized From a Standard Cell Library

机译：从标准单元库合成的用于ADPLL的循环游标TDC

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This paper presents a cyclic Vernier time-to-digital converter (TDC) with digitally controlled oscillators (DCOs), targeted for a synthesizable all-digital phase locked loop (ADPLL). All functional blocks in the TDC are implemented with digital standard cells and placed-and-routed (P&R) by automatic design tools; thus, the TDC is portable and scalable to other process technologies. The effect of P&R mismatch is characterized in calibration mode, and utilized to achieve a minimum TDC resolution of 5.5 ps. The TDC was fabricated in a 65 nm CMOS process, and occupies 0.006 $hbox{mm}^{2}$.

机译：本文提出了一种具有数字控制振荡器（DCO）的循环游标时间数字转换器（TDC），其目标是可合成的全数字锁相环（ADPLL）。 TDC中的所有功能块均由数字标准单元实现，并通过自动设计工具进行布局布线（P＆R）；因此，TDC具有可移植性，并且可以扩展到其他处理技术。 P＆R不匹配的影响以校准模式为特征，并用于实现5.5 ps的最小TDC分辨率。 TDC是在65 nm CMOS工艺中制造的，占有0.006 $ hbox {mm} ^ {2} $ 。

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来源
《Circuits and Systems I: Regular Papers, IEEE Transactions on》 |2011年第7期|p.1511-1517|共7页
作者
Park Y.; Wentzloff D. D.;
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作者单位

University of Michigan, Ann Arbor, MI, USA;

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收录信息
原文格式 PDF
正文语种 eng
中图分类
关键词
All-digital PLL (ADPLL); Vernier; standard cell library; synthesis; time-to-digital converter (TDC);

机译：全数字PLL（ADPLL）;游标;标准单元库;综合;时间数字转换器（TDC）;

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