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Flexible VLSI architectures for Galois field multipliers

机译：适用于Galois现场乘法器的灵活VLSI架构

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Galois field (GF) multipliers play a major role in the engineering applications such as cryptography and error correcting codes. This paper proposes systolic vector m-bit GF(p) and GF(2(m)) multipliers (m = log(2)(p)), where four numbers of GF multiplications can be done in parallel. Similarly, twelve and sixteen numbers of GF(2(m/4)) and m/4-bit GF(F)(2)(p) multiplications can be done in parallel respectively. Also, this paper proposes non vector flexibie GF(2(m)) and m-bit GF(p) multipliers, where the m can be varied from 2 to the maximum allowable value. Our proposed systolic vector parallel GF(2(16)) multiplier achieves 95.8% of improvement in throughput over reconfigurable bit serial design [7]. Similarly, the proposed systolic vector parallel 16-bit GF(p) multiplier achieves 82.5% of improvement in throughput over reconfigurable bit serial design [23] using 45 nm CMOS technology.
机译：Galois字段（GF）乘法器在诸如密码学和纠错码之类的工程应用中起着重要作用。本文提出了收缩向量m位GF（p）和GF（2（m））乘数（m = log（2）（p）），其中四个数的GF乘法可以并行完成。同样，可以分别并行执行十二和十六个GF（2（m / 4））和m / 4位GF（F）（2）（p）乘法。此外，本文提出了非向量柔度GF（2（m））和m位GF（p）乘数，其中m可以从2到最大允许值变化。我们提出的收缩矢量并行GF（2（16））乘法器比可重构位串行设计实现了95.8％的吞吐量提高[7]。同样，与使用45 nm CMOS技术的可重构位串行设计[23]相比，拟议的脉动矢量并行16位GF（p）乘法器实现了82.5％的吞吐量提高。

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