• 主题
高级搜索  >
历史搜索 清空历史
首页> 外文期刊>Journal of electrical and computer engineering >Design of Low-Power Structural FIR Filter Using Data-Driven Clock Gating and Multibit Flip Flops
【24h】

Design of Low-Power Structural FIR Filter Using Data-Driven Clock Gating and Multibit Flip Flops

机译：使用数据驱动时钟门控和多点触发器设计低功耗结构FIR滤波器

获取原文
获取原文并翻译 | 示例
           
页面导航
  • 摘要
  • 著录项
  • 相似文献
  • 相关主题

摘要

Optimization for power is one of the most important design objectives in modern digital signal processing (DSP) applications. The digital finite duration impulse response (FIR) filter is considered to be one of the most essential components of DSP, and consequently a number of extensive works had been carried out by researchers on the power optimization of the filters. Data-driven clock gating (DDCG) and multibit flip-flops (MBFFs) are two low-power design methods that are used and often treated separately. The combination of these methods into a single algorithm enables further power saving of the FIR filter. The experimental results show that the proposed FIR filter achieves 25% and 22% power consumption reduction compared to that using the conventional design.
机译：功率优化是现代数字信号处理（DSP）应用中最重要的设计目标之一。 数字有限持续时间脉冲响应（FIR）滤波器被认为是DSP最重要的组件之一，因此通过研究人员对滤波器的功率优化进行了许多广泛的作品。 数据驱动时钟门控（DDCG）和多点触发器（MBFF）是两种使用的低功耗设计方法，通常单独处理。 这些方法的组合成单个算法使得能够进一步节省FIR滤波器。 实验结果表明，与使用传统设计相比，所提出的FIR滤波器达到25％和22％的功耗降低。

著录项

相似文献

  • 外文文献
  • 专利
获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

  • 客服微信

  • 服务号