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首页> 外文期刊>Microprocessors and microsystems >A novel modified GDI method-based clocked M/S-TFF for future generation microprocessor chips in nano schemes
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A novel modified GDI method-based clocked M/S-TFF for future generation microprocessor chips in nano schemes

机译：用于纳米方案的下一代微处理器芯片的基于修改的GDI方法的新颖的基于时钟的M / S-TFF

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In this work, a novel architecture is proposed for designing the clocked master-slave TFF (M/S-TFF) based on modified gate-diffusion input (m-GDI) method. By noting that we used clocked phase scheme or feedback input technique in designing the M/S-TFF circuit. The advantages of the proposed scheme can be cited as reduce the number of required transistors, lower power consumption-propagation delay product (PDP) in all activity factors and layout area in comparison with similar state-of-the art designs. More importantly, Monte-Carlo simulations confirm proposed topology gains substantial variation tolerance with a substantial small standard deviation and considerable lower variability percentage in metrics than other schemes in same technology. At the end, the presented static frequency divider (SFD) using proposed M/S-TFF, works at wider frequency range with 0.198 milli-Watt (mW) power dissipation at the maximum operating frequency (f(max)) about 46 Giga-Hertz (GHz) under 0.9 Volt supply voltage. Therefore, using the proposed scheme can be improved in data storing elements, prescaler block in phase-locked loop (PLL) chips for future of generation communication networks like: fifth generation (5G) and microprocessors performance.
机译：在这项工作中，提出了一种新颖的体系结构，用于基于改进的门扩散输入（m-GDI）方法设计时钟主从TFF（M / S-TFF）。注意我们在设计M / S-TFF电路时使用了时钟相位方案或反馈输入技术。与类似的现有技术设计相比，所提出的方案的优点在于可以减少所需晶体管的数量，在所有活动因子和布局区域中降低功耗传播延迟乘积（PDP）。更重要的是，蒙特卡洛仿真证实，与相同技术中的其他方案相比，拟议的拓扑结构具有相当大的标准偏差和度量标准的较低的可变性百分比，从而获得了相当大的变异容限。最后，使用建议的M / S-TFF提出的静态分频器（SFD）可在更宽的频率范围内工作，最大工作频率（f（max））的功耗为0.198毫瓦（mW），约为46 Giga- 0.9伏电源电压下的赫兹（GHz）。因此，使用所提出的方案可以改善数据存储元件，锁相环（PLL）芯片中的预分频器模块，以用于下一代通信网络，例如：第五代（5G）和微处理器性能。

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