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Scalable register bypassing for FPGA-based processors

机译：基于FPGA的处理器的可扩展寄存器旁路

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In this paper, a scalable scheme, configurable via register-transfer level parameters, for full register bypassing in a modern embedded processor architecture, termed ByoRISC, is presented. The register bypassing specification is parameterized regarding the number of homogeneous register file read and write ports and the number of pipeline stages of the processor. The performance characteristics (cycle time, chip area) of the proposed technique have been evaluated for FPGA target implementations of the synthesizable ByoRISC model. It is proved that, a full bypassing network is a viable solution for the elimination of data hazards when servicing instructions with multiple read and write operands. While the maximum clock frequency is reduced by 17.9% in average, when using partial versus full forwarding, the positive effect of custom computation eliminates this effect by providing cycle speedups of 3.9× to 5.5× and corresponding execution time speedups for a ByoRISC testbed processor of 3.6x. Individual application speedups of up to 9.4× have also been obtained.
机译：在本文中，提出了一种可扩展的方案，该方案可通过寄存器传输级参数进行配置，以在称为ByoRISC的现代嵌入式处理器体系结构中实现完全寄存器旁路。寄存器绕过规范的参数化是关于同类寄存器文件的读写端口数和处理器的流水线级数。已针对可合成的ByoRISC模型的FPGA目标实现对所提出技术的性能特征（周期时间，芯片面积）进行了评估。事实证明，在为具有多个读写操作数的指令提供服务时，完全旁路网络是消除数据危害的可行解决方案。尽管平均最大时钟频率平均降低了17.9％，但使用部分转发与完全转发时，自定义计算的积极效果通过提供3.9倍至5.5倍的周期加速以及ByoRISC测试平台处理器的相应执行时间加速来消除这种影响。 3.6倍。还获得了高达9.4倍的单个应用程序加速。

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