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An AES crypto chip using a high-speed parallel pipelined architecture

机译：使用高速并行流水线架构的AES加密芯片

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The number of Internet and wireless communications users has rapidly grown and that increases demand for security measures to protect user data transmitted over open channels. In December 2001, the National Institute of Standards and Technology (NIST) of the United States chose the Rijndael algorithm as the suitable Advanced Encryption Standard (AES) to replace the Data Encryption Standard (DES) algorithm. Since then, many hardware implementations have been proposed in literature. We present a hardware-efficient design increasing throughput for the AES algorithm using a high-speed parallel pipelined architecture. By using an efficient inter-round and intra-round pipeline design, our implementation achieves a high throughput of 29.77 Gbps in encryption whereas the highest throughput reported in literature is 21.54 Gbps.
机译：Internet和无线通信用户的数量迅速增长，这增加了对安全措施的需求，以保护通过开放信道传输的用户数据。 2001年12月，美国国家标准技术研究院（NIST）选择了Rijndael算法作为合适的高级加密标准（AES）来代替数据加密标准（DES）算法。从那时起，文献中已经提出了许多硬件实现。我们提出了一种硬件高效的设计，使用高速并行流水线体系结构提高了AES算法的吞吐量。通过使用高效的回合间和回合内流水线设计，我们的实现在加密中实现了29.77 Gbps的高吞吐量，而文献中报道的最高吞吐量为21.54 Gbps。

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