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首页> 外文期刊>Microprocessors and microsystems >Design of an area efficient crypto processor for 3GPP-LTE NB-IoT devices
【24h】

Design of an area efficient crypto processor for 3GPP-LTE NB-IoT devices

机译：用于3GPP-LTE NB-IoT设备的区域高效加密处理器的设计

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Providing information security is crucial for the Internet of Things (IoT) devices, platforms in which the available power budget is very limited. This paper tackles this challenge and presents a cryptographic processor compliant with the security algorithms specified by the 3rd Generation Partnership Project (3GPP) Long Term Evolution (LTE) NarrowBand IoT (NB-IoT) standard. The proposed processor has been optimized to the needs of the low end portfolio technologies that compose the IoT market, which addresses low-area, low-cost and low-data rate applications. Operation analysis at the algorithm-level and hardware sharing at the architecture-level have enabled extensive area reduction. The cryptographic processor has been described using the High-Level Synthesis (HLS) design flow and integrated with a general purpose processor in a cycle accurate virtual platform. The design achieves a reduction of area ranging from 5% to 42% in comparison to similar work. Synthesis results using a 65-nm CMOS technology show that the processor has a hardware cost of 53.6 kGE, and is capable of performing at 52.4Mbps for the block cipher and 800Mbps for the stream cipher algorithms at a 100 MHz clock. (C) 2019 Elsevier B.V. All rights reserved.
机译：对于可用功率预算非常有限的物联网（IoT）设备而言，提供信息安全至关重要。本文解决了这一挑战，并提出了一种符合第三代合作伙伴计划（3GPP）长期演进（LTE）窄带物联网（NB-IoT）标准指定的安全算法的密码处理器。拟议的处理器已针对组成物联网市场的低端产品组合技术的需求进行了优化，该技术可解决低面积，低成本和低数据速率应用。在算法级别的操作分析和在体系结构级别的硬件共享已实现了广泛的面积缩减。已经使用高级综合（HLS）设计流程描述了密码处理器，并在周期精确的虚拟平台中将其与通用处理器集成在一起。与类似的工作相比，该设计将面积减少了5％到42％。使用65纳米CMOS技术的综合结果表明，该处理器的硬件成本为53.​​6 kGE，并且能够在100 MHz时钟下以52.4 Mbps的分组密码和800 Mbps的流密码算法执行性能。 （C）2019 Elsevier B.V.保留所有权利。

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