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首页> 外文期刊>Microprocessors and microsystems >High-throughput area-delay-efficient systolic multiplier over GF(2~m) for a class of trinomials
【24h】

High-throughput area-delay-efficient systolic multiplier over GF(2~m) for a class of trinomials

机译：高吞吐量区域 - 延时的收缩倍增器，用于一类三人的GF（2〜m）

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The paradigm of Edge Computing in Internet of Things (IoT) demands high-throughput implementations of IoT edge devices. Security algorithms used in these devices heavily use GF(2(m)) multiplications. Systolic structures for GF(2(m)) multipliers can offer high throughput rates along with other features such as regularity, concurrency, and modularity. Many systolic architectures for GF(2(m)) multiplier were proposed in the literature to achieve low area and time complexities. In this paper, we propose a high-throughput and low area-delay complexity systolic structure for the hardware realization of polynomial basis multiplication in GF(2(m)) for a class of trinomials. The complexity analysis shows that the proposed architecture results in achieving high throughput and less area-delay complexity compared with the existing polynomial basis multipliers in the literature. When compared with the best available multipliers, the multiplier realized using the proposed architecture achieves throughput improvement by 42% and reduction in area-delay product by 7% for m = 409 . Application specific integrated circuit (ASIC) implementations of the proposed multiplier and the best available multipliers confirm that the proposed multiplier outperforms the other multipliers. Hence, the proposed high-throughput area-delay-efficient multiplier can be employed in IoT edge devices. (C) 2020 Elsevier B.V. All rights reserved.
机译：Internet Internet（IoT）的边缘计算范例要求IOT边缘设备的高吞吐量实现。这些设备中使用的安全算法大量使用GF（2（m））乘法。 GF（2（M））乘数的收缩结构可以提供高吞吐率以及规则性，并发性和模块化等其他功能。在文献中提出了GF（2（M））乘数的许多收缩架构，以实现低区域和时间复杂性。在本文中，我们提出了一种高通量和低区域延迟复杂性收缩结构，用于在GF（2（m））中的多项式基础乘法中的硬件实现，用于一类三组。复杂性分析表明，与文献中的现有多项式基乘子相比，所提出的架构导致实现高吞吐量和较少的区域延迟复杂性。与最佳可用乘法器相比，使用所提出的体系结构实现的乘数通过42％实现吞吐量提高，并且面积延迟产品的减少为7％，对于M = 409。所提出的乘法器的应用特定集成电路（ASIC）实现和最佳可用乘法器确认所提出的乘法器优于其他乘法器。因此，可以在IOT边缘设备中使用所提出的高吞吐量区域延迟效率乘数。 （c）2020 Elsevier B.v.保留所有权利。

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