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首页> 外文期刊>Microprocessors and microsystems >FPGA-based implementation of a chirp signal generator using an OpenCL design
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FPGA-based implementation of a chirp signal generator using an OpenCL design

机译：使用OpenCL设计的基于FPGA的Chirp信号发生器实现

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摘要

A novel approach to developing an FPGA-based chirp signal generator using high-level synthesis implementation is proposed. OpenCL, which is a framework used for high-level synthesis (HLS) methodologies, is employed instead of the Verilog/VHDL language to program FPGA. OpenCL has been used for FPGA programming, particularly in high-performance computing applications. Utilizing OpenCL for FPGA development reduces development time because of the high-level abstraction of the code. However, compared to Verilog/VHDL, standard OpenCL does not enable direct access to the FPGA's I/O. In this study, the FPGA needs to access the I/O pins to communicate with the DAC and generate the chirp signal. Thus, direct access to the FPGA I/O pin from the OpenCL environment is required. Therefore, a new OpenCL component is developed to enable the FPGA to communicate with the DAC, thus allowing data streaming to generate the chirp signal. This OpenCL component enables us to stream the data from the FPGA to generate the chirp signal. Here, we demonstrate that by using OpenCL implementation, the FPGA can generate an I/Q chirp signal efficiently. Moreover, the same OpenCL kernel can be employed to generate different bandwidths of the chirp signal without having to reprogram the FPGA. To demonstrate the capability of the system, we generated the I/Q chirp signal from 1 MHz to 5 MHz, 5 MHz to 10 MHz, 10 MHz to 15 MHz and 15 MHz to 20 MHz for a period of 10 mu s. (C) 2020 Elsevier B.V. All rights reserved.
机译：提出了一种使用高级合成实现开发基于FPGA的啁啾信号发生器的新方法。 OpenCL，它是用于高级合成（HLS）方法的框架，而不是Verilog / VHDL语言来编程FPGA。 OpenCL已用于FPGA编程，特别是在高性能计算应用中。利用OpenCL进行FPGA开发，因为代码的高级抽象，降低了开发时间。但是，与Verilog / VHDL相比，标准OpenCL无法直接访问FPGA的I / O.在本研究中，FPGA需要访问I / O引脚以与DAC通信并生成CHIRP信号。因此，需要从OpenCL环境直接访问FPGA I / O引脚。因此，开发了一种新的OpenCL组件以使FPGA能够与DAC通信，从而允许数据流生成啁啾信号。此OpenCL组件使我们能够将数据从FPGA流流以生成Chirp信号。这里，我们证明通过使用OpenCL实现，FPGA可以有效地生成I / Q Chirp信号。此外，可以采用相同的OpenCL内核来生成啁啾信号的不同带宽，而无需重新编程FPGA。为了证明系统的能力，我们将I / Q Chirp信号从1 MHz到5 MHz，5 MHz至10 MHz，10 MHz至15 MHz，15 MHz至20 MHz为10亩。 （c）2020 Elsevier B.v.保留所有权利。

著录项

  • 来源
    《Microprocessors and microsystems》 |2020年第9期|103199.1-103199.8|共8页
  • 作者

    Firmansyah Iman; Yamaguchi Yoshiki;

  • 作者单位

    Univ Tsukuba Grad Sch Syst & Informat Engn Tsukuba Ibaraki Japan|Indonesian Inst Sci LIPI Jakarta Indonesia;

    Univ Tsukuba Fac Engn Informat & Syst Tsukuba Ibaraki Japan;

  • 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

    FPGA; OpenCL; I/O channel; Chirp signal;

    机译：FPGA;OpenCL;I / O频道;Chirp信号;

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