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A Scalable and Modular Architecture for High-Performance Packet Classification

机译：高性能数据包分类的可扩展模块化架构

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Packet classification is widely used as a core function for various applications in network infrastructure. With increasing demands in throughput, performing wire-speed packet classification has become challenging. Also the performance of today's packet classification solutions depends on the characteristics of rulesets. In this work, we propose a novel modular Bit-Vector (BV) based architecture to perform high-speed packet classification on Field Programmable Gate Array (FPGA). We introduce an algorithm named StrideBV and modularize the BV architecture to achieve better scalability than traditional BV methods. Further, we incorporate range search in our architecture to eliminate ruleset expansion caused by range-to-prefix conversion. The post place-and-route results of our implementation on a state-of-the-art FPGA show that the proposed architecture is able to operate at 100+ Gbps for minimum size packets while supporting large rulesets up to 28 K rules using only the on-chip memory resources. Our solution is ruleset-feature independent , i.e. the above performance can be guaranteed for any ruleset regardless the composition of the ruleset.
机译：数据包分类被广泛用作网络基础结构中各种应用程序的核心功能。随着吞吐量需求的增长，执行线速数据包分类已成为一项挑战。此外，当今的数据包分类解决方案的性能还取决于规则集的特征。在这项工作中，我们提出了一种新颖的基于模块化位向量（BV）的体系结构，以在现场可编程门阵列（FPGA）上执行高速数据包分类。我们引入了一种称为StrideBV的算法，并对BV体系结构进行了模块化，以实现比传统BV方法更好的可伸缩性。此外，我们将范围搜索合并到我们的体系结构中，以消除由范围到前缀转换引起的规则集扩展。我们在最先进的FPGA上实施后发布的布线结果表明，所提出的体系结构能够以100+ Gbps的速率运行最小尺寸的数据包，而仅使用最大的数据集即可支持高达28 K的大型规则集。片上存储器资源。我们的解决方案是独立于规则集功能的，即无论规则集的组成如何，任何规则集都可以保证上述性能。

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