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首页> 外文期刊>Proceedings of the IEEE >JAGUAR: a fully pipelined VLSI architecture for JPEG image compression standard
【24h】

JAGUAR: a fully pipelined VLSI architecture for JPEG image compression standard

机译：JAGUAR：用于JPEG图像压缩标准的全流水线VLSI架构

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In this paper, we describe a fully pipelined single chip VLSI architecture for implementing the JPEG baseline image compression standard. The architecture exploits the principles of pipelining and parallelism to the maximum extent in order to obtain high speed and throughput. The architecture for discrete cosine transform and the entropy encoder are based on efficient algorithms designed for high speed VLSI implementation. The entire architecture can be implemented on a single VLSI chip to yield a clock rate of about 100 MHz which would allow an input rate of 30 frames per second for 1024/spl times/1024 color images.
机译：在本文中，我们描述了用于实施JPEG基准图像压缩标准的全流水线单芯片VLSI体系结构。该架构在最大程度上利用了流水线和并行性的原理，以获得高速和高吞吐量。离散余弦变换和熵编码器的架构基于为高速VLSI实现而设计的高效算法。整个架构可以在单个VLSI芯片上实现，以产生约100 MHz的时钟速率，对于1024 / spl次/ 1024彩色图像，该速率允许每秒30帧的输入速率。

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