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平面型トランジスタの微細化限界を克服する 新システムLSI用順序回路の設計法提案 湘南工科大学

机译：克服平面晶体管小型化的新系统LSI时序电路设计方法的建议湘南工学院

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1.大容量積層型NANDメモリーに使用されている多段積層縦型トランジスタ構造を用いた積層型Fe-FET順序回路を新たに考案した。2.この順序回路は、従来提案されている組み合わせ回路を実現するための積層型Fe-FETNAND/NANDアレイと新たに提案した積層型Fe-FET型フリップフロップを組み合わせることで今回初めて実現することが出来た。3.また、多段積層型トランジスタ構造を用いた積層型メモリー/積層型論理回路アレーを新たに考案し、そのLUTへの適応方法を提案した。4.このアレーでは、Fe-FETを用いた積層型メモリーの下層部分を情報を記憶するメモリーとし、その上層部は再構成可能な論理回路として使用することで、任意の再構成可能な組み合わせ回路を実現できる。5.この論理回路にセレクタ回路を構成することにより下層部のメモリーと合わせてLUTを実現できることを示した。6.トランジスタの微細化を行うことなくロジックLSIやFPGAの大容量化、低コスト化、高速化が績層談数の増加とともに継続的に実現できる可能性がある。以上を実現する順序回路を図7に示した。本提案は、新提案の方式の概念的なアーキテクチャレベルの記述にとどまっており回路シミュレーションなどによる技術検証が行われていない。そのため実際のロジックLSIレベルでの実現可能性については、今後Fe-FETの実測データに基づく回路シミュレーションの検討が必要になる。(注3)特定の用途向けに複数機能の回路を1つにまとめた集積回路の総称。(注4)製造後に購入者や設計者が構成を設定できる集積回路。PLD(プログラマブルロジックデバイス)の一種。本新聞発表の詳細は2016年7月1日に公開された電子情報通信学会和文論文誌C分冊7月号に掲載。
机译：1.我们新设计了一种堆叠Fe-FET时序电路，该电路使用了用于大容量堆叠NAND存储器的多级堆叠垂直晶体管结构。 2.这次可以通过将堆叠式Fe-FET NAND / NAND阵列与新提出的堆叠式Fe-FET触发器组合以实现先前提出的组合电路，来首次实现该时序电路。完成。 3.此外，我们新设计了一种采用多级堆叠晶体管结构的堆叠存储器/堆叠逻辑电路阵列，并提出了使其适应LUT的方法。 4.在该阵列中，使用Fe-FET的堆叠存储器的下层部分用作用于存储信息的存储器，并且上层部分用作可重构逻辑电路，从而形成任意可重构组合电路。可以实现。图5示出了可以通过将该逻辑电路中的选择器电路与下层的存储器组合来实现LUT。 6.随着通话数量的增加，有可能可以连续实现大容量，低成本和高速逻辑LSI和FPGA，而无需增加晶体管的小型化数量。在图2中示出了实现上述目的的时序电路。该建议只是对新提出的方法的概念性体系结构级别描述，尚未经过电路仿真的技术验证。因此，考虑到在实际逻辑LSI级别的可行性，将来有必要基于Fe-FET的测量数据来研究电路仿真。 （注3）集成电路的通用术语，是指将具有多种功能的电路合并为一个特定用途的集成电路。 （注4）制造商可以由购买者或设计者配置的集成电路。一种PLD（可编程逻辑设备）。本新闻稿的详细信息发布在2016年7月1日出版的《日本电子，信息和通信工程师协会》杂志的7月刊上。

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  • 来源
    《电波新闻》 |2016年第16962期|14-15|共2页
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