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首页> 外文期刊>Reliability Engineering & System Safety >Synchronization of faulty processors in coarse-grained TMR protected partially reconfigurable FPGA designs
【24h】

Synchronization of faulty processors in coarse-grained TMR protected partially reconfigurable FPGA designs

机译：在粗粒度TMR保护的部分可重新配置的FPGA设计中同步故障处理器

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摘要

The expansion of FPGA technology in numerous application fields is a fact. Single Event Effects (SEE) are a critical factor for the reliability of FPGA based systems. For this reason, a number of researches have been studying fault tolerance techniques to harden different elements of FPGA designs. Using Partial Reconfiguration (PR) in conjunction with Triple Modular Redundancy (TMR) is an emerging approach in recent publications dealing with the implementation of fault tolerant processors on SRAM-based FPGAs. While these works pay great attention to the repair of erroneous instances by means of reconfiguration, the essential step of synchronizing the repaired processors is insufficiently addressed. In this context, this paper poses four different synchronization approaches for soft core processors, which balance differently the trade-off between synchronization speed and hardware overhead. All approaches are assessed in practice by synchronizing TMR protected PicoBlaze processors implemented on a Virtex-5 FPGA. Nevertheless all methods are of a general nature and can be applied for different processor architectures in a straightforward fashion. (C) 2016 Elsevier Ltd. All rights reserved.
机译：FPGA技术在众多应用领域中的扩展是事实。单事件效应（SEE）是基于FPGA的系统可靠性的关键因素。由于这个原因，许多研究已经在研究容错技术以强化FPGA设计的不同元素。在结合基于SRAM的FPGA上的容错处理器实现的最新出版物中，结合使用部分重配置（PR）和三重模块冗余（TMR）是一种新兴方法。尽管这些工作非常重视通过重新配置来修复错误实例，但是未充分解决同步修复后的处理器的基本步骤。在这种情况下，本文提出了针对软核处理器的四种不同的同步方法，它们在同步速度和硬件开销之间权衡取舍。实际上，通过同步在Virtex-5 FPGA上实现的TMR保护的PicoBlaze处理器来评估所有方法。然而，所有方法都是通用的，并且可以以直接的方式应用于不同的处理器体系结构。 （C）2016 Elsevier Ltd.保留所有权利。

著录项

  • 来源
    《Reliability Engineering & System Safety》 |2016年第7期|1-9|共9页
  • 作者

    Kretzschmar U.; Gomez-Cornejo J.; Astarloa A.; Bidarte U.; Del Ser J.;

  • 作者单位

    Univ Basque Country UPV EHU, Dept Elect, Bilbao 48013, Bizkaia, Spain;

    Univ Basque Country UPV EHU, Dept Elect, Bilbao 48013, Bizkaia, Spain;

    Univ Basque Country UPV EHU, Dept Elect, Bilbao 48013, Bizkaia, Spain;

    Univ Basque Country UPV EHU, Dept Elect, Bilbao 48013, Bizkaia, Spain;

    TECNALIA Res & Innovat, OPTIMA Area, Derio 48160, Bizkaia, Spain|Univ Basque Country UPV EHU, Dept Commun Engn, Bilbao 48013, Bizkaia, Spain;

  • 收录信息 美国《科学引文索引》(SCI);美国《工程索引》(EI);
  • 原文格式 PDF
  • 正文语种 eng
  • 中图分类
  • 关键词

    Reliability; TMR; FPGA; Synchronization; Fault-recovery; Processor;

    机译：可靠性;TMR;FPGA;同步;故障恢复;处理器;

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